J-STD-002/003 はんだ付性試験（部品およびPCB）
お客様各位
エレクトロニクス業界内で採用される、はんだ付性試験の要求事項と試験方法を規定する2つの基準が遂に日本語化されました！
『EIA/IPC/JEDEC J-STD-002E 部品リード、ターミネーション、ラグ、端子およびワイヤーのはんだ付性試験』
EIA/IPC/JEDEC J-STD-002は、部品側のはんだ付性を評価するための要求事項と試験方法を示しており、電子部品のリード、ターミネーション、単線、より線、ラグ、およびタブのはんだ付性試験方法、欠陥の定義、許容基準等を規定しています。
本規格はIPC、ECIA (電子部品産業協会)、JEDEC(半導体技術協会)の3つの組織によって開発されました。その最新版である、E版の日本語が新たに発行されました。
『IPC J-STD-003C プリント基板のはんだ付性試験』
J-STD-003Cは、すず鉛または鉛フリーのはんだを使用しながら、プリント基板の表面導体、取付けランドおよびめっきスルーホールのはんだ付性を評価するための試験方法や欠陥の定義について規定しています。
その最新版となるC版をJ-STD-002と合わせて日本語化しました。
